晶圓測試（CP）屬于“晶圓級”工藝，數(shù)千顆甚至數(shù)萬顆裸芯片高度集成于一張晶圓上，對測試作業(yè)的潔凈等級、作業(yè)的精細(xì)程度、大數(shù)據(jù)的分析能力等要求較高，因此技術(shù)實(shí)力較強(qiáng)的測試廠商通過精益生產(chǎn)能夠?qū)崿F(xiàn)更好的效益，拉開與其他對手的差距。

半導(dǎo)體制造工藝中的刻蝕是利用物理和(/或)化學(xué)方法有選擇性地從晶圓表面去除不必要材料的過程。刻蝕工藝通常位于光刻工藝之后，利用刻蝕工藝對定義圖形的光阻層侵蝕少而對目標(biāo)材料侵蝕大的特點(diǎn)，從而完成圖形轉(zhuǎn)移的工藝步驟。刻蝕工藝主要分為干法和濕法兩種。

晶圓制造工藝是一個非常復(fù)雜的過程，特別是在3納米制程中，挑戰(zhàn)會更加顯著。讓我們一步步來理解EUV（極紫外光刻）多重圖案（Multi-Patterning）技術(shù)在實(shí)現(xiàn)圖案分辨率時所面臨的挑戰(zhàn)。

集成電路采用LOCOS（Local Oxidation of Silicon）工藝時會出現(xiàn)“鳥喙效應(yīng)”（bird beak），這是一種在氧化硅生長過程中，由于氧化物側(cè)向擴(kuò)展引起的現(xiàn)象。

根據(jù)《中國戰(zhàn)略性新興產(chǎn)業(yè)：新材料(第三代半導(dǎo)體材料)》，與硅相比，碳化硅擁有更為優(yōu)越的電氣特性:

在集成電路生產(chǎn)過程中，晶圓背面二氧化硅邊緣腐蝕現(xiàn)象是一個常見但復(fù)雜的問題。每個環(huán)節(jié)都有可能成為晶圓背面二氧化硅邊緣腐蝕的誘因，因此需要在生產(chǎn)中嚴(yán)格控制每個工藝參數(shù)，尤其是對邊緣區(qū)域的處理，以減少這種現(xiàn)象的發(fā)生。

歐美→日本、韓國和中國臺灣→中國大陸→東南亞等。最近5年，由于東南亞具備人口紅利、勞動力成本、巨大的需求等優(yōu)勢，中低端的電子產(chǎn)業(yè)逐漸從中國大陸轉(zhuǎn)移到越南等東南亞國家。下面以越南為例。

雖然硅片是圓形的，但是在其上制作芯片時，為了最大限度地利用空間，減少浪費(fèi)，通常會在硅片上設(shè)計成多個方形或矩形的芯片布局。方形芯片在圓形硅片上排列得更加緊密。

我們每次活動都有交流主題和專家級的業(yè)內(nèi)人士參與，這次活動準(zhǔn)備了TSV和TGV的PPT課件給到參會者、嘉賓也分享了各自的學(xué)習(xí)資料和經(jīng)驗(yàn)。歡迎各位朋友參加后續(xù)活動。

薄膜沉積是芯片制造的核心工藝環(huán)節(jié)。薄膜沉積技術(shù)是以各類適當(dāng)化學(xué)反應(yīng)源在外加能量（包括熱、光、等離子體等）的驅(qū)動下激活，將由此形成的原子、離子、活性反應(yīng)基團(tuán)等在襯底表面進(jìn)行吸附，并在適當(dāng)?shù)奈恢冒l(fā)生化學(xué)反應(yīng)或聚結(jié)，漸漸形成幾納米至幾微米不等厚度的金屬、介質(zhì)、或半導(dǎo)體材料薄膜。芯片是微型結(jié)構(gòu)體，其內(nèi)部結(jié)構(gòu)是3D立體式形態(tài)，襯……

CMP（Chemical Mechanical Polishing）化學(xué)機(jī)械拋光，是一個將晶圓表面打磨得光滑平整的過程。想象您在打磨一塊寶石，除了手工的磨削，您還往上滴幾滴特制的藥劑，使其快變得光滑，這就是CMP工藝的縮影，它通過化學(xué)反應(yīng)和機(jī)械力的配合，將晶圓表磨削到所需的平整度。

最近有熱心讀者希望了解：當(dāng)半導(dǎo)體技術(shù)從FinFET轉(zhuǎn)向GAA（Gate-All-Around）時，會對蝕刻、清洗、CVD/PVD等制造工藝產(chǎn)生一系列影響。